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当今是数字社会，数字集成电路应用于信息高速公路、多媒体计算机、数字电视等诸多领域。 而且数字集成电路也在不断更新，包括早期的电子管、晶体管、小规模集成电路（几十到几十门）、中规模集成电路（几十到几百门）、大规模集成电路（几百门）。门）和大规模集成电路（数百个门）。 （数千门）已发展到超大规模集成电路（数万门或更多）和具有特定功能的专用集成电路（ASIC）芯片。 本文介绍了数字集成电路设计的发展趋势，分析了VHDL的特点，然后结合实例介绍了VHDL在数字集成电路设计中的应用。

1.数字集成电路设计

数字集成电路设计涉及电子器件（如晶体管、电阻器、电容器等）模型的创建以及器件之间的互连。 所有器件和互连都需要放置在一块半导体衬底材料上。 这些元件通过半导体器件制造工艺（如光刻等）放置在单个硅基板上，形成电路。 对于数字集成电路，设计者现在更多的是在高层抽象层次，即寄存器传输层甚至更高的系统层（有的也称为行为层），使用硬件描述语言或高级建模语言来描述电路的逻辑和时序功能，逻辑综合可以自动将寄存器传输级硬件描述语言转换为逻辑门级网表。 对于简单的电路，设计者还可以使用硬件描述语言直接描述逻辑门和触发器之间的连接。

2.VHDL

2.1 VHDL的特点

VHDL主要用于描述数字系统的结构、行为、功能和接口。 除了在许多方面包含具有硬件特性的语句外，VHDL的语言形式、描述风格和语法与通用计算机高级语言非常相似。 VHDL的程序结构特点是将一个工程设计或设计实体（可以是一个元件、一个电路模块或一个系统）分为外部（即端口）和内部（即程序的内部功能和算法完成部分）。设计实体）。 为设计实体定义了外部接口后，当其内部开发完成后，其他设计可以直接调用该实体。 这种将设计实体分为内部和外部部分的概念是VHDL系统设计的基本点。 具体特点如下：

(1)与其他硬件描述语言相比，VHDL具有更强的行为描述能力，这决定了它成为系统设计领域最好的硬件描述语言。

(2)VHDL丰富的仿真语言和库函数可以在大规模集成电路设计的前期检查设计系统的功能可行性。 可以随时进行设计的功能仿真和时序仿真，在设计初期就可以对整个项目进行仿真。 根据设计的可行性进行决策，缩短设计周期，降低研发成本。

(3)VHDL语句的行为描述能力和程序结构可以支持大规模集成电路设计的分解和现有设计的复用。 复用别人的IP（-gence core）模块和软核（soft core）是VHDL的一个特点。 使用更高层次的IP模块可以达到事半功倍的效果。

（4）对于用VHDL完成的某种设计，可以使用EDA工具（如MAX+PLUS）进行逻辑综合和优化，并且可以将VHDL描述设计自动转换为门级网表。 这种设计方法突破了传统门级设计的瓶颈，大大减少了电路设计时间和错误率，降低了开发成本，缩短了设计周期。

(5)VHDL对设计的描述相对独立。 设计者不需要了解硬件的结构，也不需要关心最终设计的目标器件来进行独立设计。 正因为VHDL的硬件描述与具体的流程和硬件结构无关，所以VHDL设计程序对硬件实现目标设备有广泛的选择。

(6)由于VHDL具有通用描述语句和子程序调用等功能，对于一个完成的设计，只需改变通用参数或函数，就可以改变设计的规模和结构，而无需改变源程序。

2.2 基本程序结构

一个比较完整的VHDL设计由以下几部分组成：（1）库、程序包； (2) 实体； （三）结构； (4)配置； 各自的功能如图1所示：

图1 VHDL程序结构框图

并非每个VHDL程序都需要上述四部分。 只需要一个实体和相应的结构。

3、开发系统

公司的MAX+PLUS（阵列和逻辑用户）开发系统是一个完全集成、易学易用的可编程逻辑设计环境，可以运行在多种平台上。 它提供的灵活性和效率是无与伦比的，具有丰富的图形界面，辅以完整的、即时访问的在线文档，使设计人员能够轻松地使用 MAX+PLUS II 软件包来设计数字集成电路。

3.1 MAX+ PLUS 的特点

(1)开放接口

MAX+PLUSⅡ软件可输入其他行业标准设计。 综合和验证工具已连接。

(2)与结构无关

MAX+ PLUS II 系统的核心支持该公司的 、 、 、 、 和 可编程器件，提供真正的结构无关的可编程设计环境。

(3)多平台

MAX+ PLUS软件可以在NT3.51或4.0、486、 PC和98上运行，也可以在Sun SPAC、HP 9000 Se-和IBM RISC/6000工作站上运行。

(4) 完全集成

MAX+ PLUSl软件的设计输入、处理和验证功能全部集成在统一的开发环境中，可以加快动态调试，缩短设计周期。

(5)丰富的设计库

MAX+ PLUSⅡ提供了丰富的库单元，包括74系列的所有器件以及各种特殊逻辑宏函数（Macro-）和参数化宏函数（Mage-）供设计者调用，大大简化了设计者的工作。 数量，缩短设计周期。

(6)模块化工具

设计师可以从各种设计中汲取输入。 通过从处理和验证选项中进行选择来自定义设计环境，并在必要时根据需要添加新功能。

(7)支持多种硬件描述语言

'MAX+.PLUSⅡ软件支持多种硬件描述语言设计输入选项，包括VHDL、HDL和AHDL语言。

3.2 数字集成电路设计流程

设计流程如图2所示：

图2 基于MAX+PLUSⅡ的数字系统设计流程图

(1)设计输入：设计输入是设计者对逻辑器件逻辑功能的描述。 设计输入通常采用图形输入和VHDL文本输入。

（2）工程编辑：为了完成设计处理，MAX+PLUSI提供了完全集成的编译器（-er），可以直接完成从网表的提取到最终编程文件的生成。 编译过程中会生成一系列标准文件，用于时序仿真、适配等。

（3）项目验证：完成设计的功能和时序仿真； 进行时序分析和寄存器性能分析。

(4) 工程编程：将设计好的工程下载/配置到选定的设备中。

4. 设计实例

在数字集成电路中，计数器被广泛使用。 计数器是对输入脉冲进行计数的时序电路。 按其进位制度可分为二进制计数、十进制计数和任意基数计数； 按其功能可分为加法计数器、减法计数器和加减可逆计数器。 传统的计数器电路中，采用74161/及相应的外围电路构成所需的计数器； 如果要构建非常规计数器，则需要添加更多的外围设备。 如果用VHDL语言来构建会很方便。 太多了。 下面以模12加法计数器为例，说明VHDL在数字电路设计中的应用。

4.1 设计方案

模“12”计数器采用加法计数器，具有数据加载和设置功能。 输入端口有ci（进位）、nrest（置零）、load（加载）、d（数据输入）、clk（时钟）； 输出端口设计为co（输出进位）、qh（高位输出）、ql（低位输出）。

4.2 节目列表

4.3 仿真结果

仿真结果如图3所示：

图3 模‘12’计数器仿真波形图

仿真结果说明：

（1）‘load’信号有效时加载预载值‘2’，输出ql从‘2’开始计数，计数到‘B’（十进制‘11’），‘co’输出高电平（约16ns），计数器被设置，从'0'开始计数，依此类推；

(2)计数器在CP脉冲的上升沿翻转；

(3) 仿真过程中可以随时改变预载值；

(4) ‘co’在‘8’和‘A’的计数值处分别出现“毛”，从‘0111’(7)到‘1000’(8)和‘1001’(9)到‘期间1010'(10)的翻转过程中，由于每次触发的速度不一致，中间短暂出现了'1011'(B)过渡状态。 这是二进制编码的固有缺点，也是使用格雷码（Gray code）的主要原因。

该计数器设计实体对应的电路原理图符号如图4所示：

图4 电路原理图符号

4.4 实例扩展

本例的模数是“12”。 只要对原程序稍作修改，即可实现任意基数的加法计数器、减法计数器或可逆计数器。 也可以作为库文件被其他设计调用。

概括

以上就是基于VHDL的数字集成电路设计应用的介绍。 本文以基于VHDL的计数器设计为例，介绍VHDL在数字集成电路设计中的应用，体现VHDL语言的“魅力”。 随着CPLD/FPGA器件的广泛应用和EDA技术的发展，数字系统的设计变得像软件设计一样灵活，极大地改变了数字系统的传统设计方法、流程和理念。